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module ip_ram(
	input sys_clk,
	input sys_rst_n
    );

wire [0:0] ram_wr_en ;		//ram写使能
wire ram_rd_en ;		//ram读使能
wire [4:0] ram_addr ;	//ram读写地址
wire [7:0] ram_wr_data;	//ram写数据

wire [7:0] ram_rd_data; //ram读数据

ram_rw A (
    .clk(sys_clk), 
    .rst_n(sys_rst_n), 
    .ram_rd_data(ram_rd_data), 
    .ram_wr_en(ram_wr_en), 
    .ram_rd_en(ram_rd_en), 
    .ram_addr(ram_addr), 
    .ram_wr_data(ram_wr_data)
    );

ram_test B (
  .clka(sys_clk), // input clka
  .wea(ram_wr_en), // input [0 : 0] wea
  .addra(ram_addr), // input [4 : 0] addra
  .dina(ram_wr_data), // input [7 : 0] dina
  .clkb(sys_clk), // input clkb
  .addrb(ram_addr), // input [4 : 0] addrb
  .doutb(ram_rd_data) // output [7 : 0] doutb
);


endmodule

module ram_rw(
	clk,rst_n,ram_rd_data,
	ram_wr_en,ram_rd_en,ram_addr,ram_wr_data
    );
input 				clk				; 		//系统时钟
input 				rst_n			;		//复位信号
input 		[7:0] 	ram_rd_data		;		//ram读数据
output  	[0:0]	ram_wr_en		;		//写使能信号
output 		 		ram_rd_en		;		//读使能信号
output  reg [4:0]   ram_addr		;		//ram写地址
output 	reg [7:0]	ram_wr_data		;		//ram写数据 


reg 	[5:0] 	rw_cnt			;		//读写控制计数器
//数据计数在0-31之内，ram写使能为高电平
assign ram_wr_en = ((rw_cnt >= 6'd0) && (rw_cnt <= 6'd31)) ? 1'b1 : 1'b0;
//数据计数在32-63之内，ram读使能为高电平
assign ram_rd_en = ((rw_cnt >= 6'd32) && (rw_cnt <= 6'd62)) ? 1'b1 : 1'b0;

always @ (posedge clk or negedge rst_n)
begin
	if(!rst_n)
		rw_cnt <= 6'd0;
	else 
		if(rw_cnt == 6'd63)
			rw_cnt <= 6'd0;
		else 
			rw_cnt <= rw_cnt + 6'd1;	
end
//写入的数据，在写使能为高电平的时候，写入的数据加一
always @ (posedge clk or negedge rst_n)
begin
	if(!rst_n)
		ram_wr_data <= 8'd0;
	else 
		if((rw_cnt >= 6'd0) && (rw_cnt <= 6'd31))
			ram_wr_data <= ram_wr_data + 8'b1;
		else 
			ram_wr_data <= 8'd0;
end
//读地址信号控制,读地址一直循环在所有地址之间
always @ (posedge clk or negedge rst_n)
begin
	if(!rst_n)
		ram_addr <= 5'd0;
	else 
		if(ram_addr == 5'd31)
			ram_addr <= 5'd0;
		else 
			ram_addr <= ram_addr + 5'd1;
end

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module ip_ram2(sys_clk,sys_rst_n
    );
input 		sys_clk				;
input 		sys_rst_n			;

reg   [0:0] wea;
reg   [4:0] wr_addr;
reg   [3:0] rd_addr;
wire  [7:0] wr_data;
reg   [0:0] cnt_en ;
//写地址，写入当有wea信号来的时候，地址位+1
always @ (posedge sys_clk or negedge sys_rst_n)
begin
	if(!sys_rst_n)
		wr_addr <= 5'd0;
	else 
		if(wr_addr == 5'd31)
			wr_addr <= 5'd0;
		else 
			if(wea)
				wr_addr <= wr_addr + 1'b1;
			else 
				wr_addr <= wr_addr;
end
//读地址控制
always @ (posedge sys_clk or negedge sys_rst_n)
begin
	if(!sys_rst_n)
		rd_addr <= 4'd0;
	else 
		rd_addr <= rd_addr + 4'd1;
end
//控制写使能信号
always @ (posedge sys_clk or negedge sys_rst_n)
begin
	if(!sys_rst_n)
		wea <= 1'b0;
	else 
		if(cnt_en == 1'b1)
			wea <= 1'b1;
		else 
			wea <= 1'b0;
end
//cnt_en计数
always @ (posedge sys_clk or negedge sys_rst_n)
begin
	if(!sys_rst_n)
		cnt_en <= 1'b0;
	else 
		if(cnt_en == 1'b1)
			cnt_en <= 1'b0;
		else 
			cnt_en <= 1'b1;
end
assign wr_data = ( wr_addr%2 ) ? 8'h5 : 8'hf;
ram_test2 A (
  .clka(sys_clk), // input clka
  .wea(wea), // input [0 : 0] wea
  .addra(wr_addr), // input [4 : 0] addra
  .dina(wr_data), // input [7 : 0] dina
  .clkb(sys_clk), // input clkb
  .addrb(rd_addr), // input [3 : 0] addrb
  .doutb(doutb) // output [15 : 0] doutb
);
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module ip_ram3(
	clk
    );
input clk;
reg [1:0] addrb = 2'd0;
always @ (posedge clk )
begin
	addrb <= addrb + 1'b1;
end
ram_dual_test A (
  .clka(clk), // input clka
  .wea(wea), // input [0 : 0] wea
  .addra(addra), // input [2 : 0] addra
  .dina(dina), // input [7 : 0] dina
  .clkb(clk), // input clkb
  .addrb(addrb), // input [1 : 0] addrb
  .doutb(doutb) // output [15 : 0] doutb
);

endmodule