Verilog刷题HDLBits——Exams/m2014 q4d
- 题目描述
- 代码
- 结果
题目描述
Implement the following circuit:
代码
module top_module (
input clk,
input in,
output out);
always@(posedge clk)
out<=in^out;
endmodule
结果
最后
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