我是靠谱客的博主 呆萌曲奇，这篇文章主要介绍基于 Verilog 的经典数字电路设计（6）D 触发器与 Latch 锁存器基于 Verilog 的经典数字电路设计（6）D 触发器与 Latch 锁存器，现在分享给大家，希望可以做个参考。
基于 Verilog 的经典数字电路设计（6）D 触发器与 Latch 锁存器
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- 引言
- ???? 一、D 触发器的 Verilog 代码实现和 RTL 电路实现
- ???? 二、D 触发器的 Verilog 代码实现和 RTL 电路实现
引言
D 触发器，是时序逻辑电路中必备的一个基本单元，学好 D 触发器，是学好时序逻辑电路的前提条件，其重要性不亚于加法器，二者共同构成数字电路组合、时序逻辑的基础。
???? 一、D 触发器的 Verilog 代码实现和 RTL 电路实现
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12module D_FF( input Clk, input D, output reg Q ); always @(posedge Clk) begin Q <= D; end endmodule
触发器（Flip - Flop）：能够存储 1 位二值信号的基本单元统称为 D 触发器，简称 DFF，多个 D 触发器的级联便构成了能够存储多位二值信号的基本电路。时钟信号（Clock），简称 Clk，当系统中有多个 D 触发器需要同时动作时，就可以用同一个 Clk 信号作为同步控制信号。
电路中的输入端处没有小圆圈表示 Signal 以高电平为有效信号。（如果在 Signal 输入端画有小圆圈，则表示 Signal 以低电平作为
最后
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