刚学习VHDL，第一个实验：两输入与非门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY yufei IS
PORT(
a,b:IN STD_LOGIC;
y:OUT STD_LOGIC
);
END;
ARCHITECTURE behaver OF yufei IS
BEGIN
y <= a NAND b;
END behaver;
功能仿真
使用的是quartusII13.0，仿真使用的是其自带的。
最后
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