鲜艳画笔

文章
7
资源
0
加入时间
3年12月3天
verilog入门经验（五）-- 并转串

verilog入门经验（五）-- 并转串

并转串电路主要由时钟（clk）、复位信号（rst）、并行输入信号（pdin）、串行输出信号（sdout）和使能信号（en）组成。 其它信号都是名字意义，现在主要讲下使能信号。使能信号表示开始执行并转串操作，由于并转串是移位操作，当一次并转串完成后，需要重新载入待转换的并行数据时，使能信号要再起来一次。 下面是souce driver COB测试程序中用到的并转串实例，这
FPGA 2023-09-21

他的专栏

Windows 8（0）
Photoshop教程（1）
java（1）
FPGA（1）
robotics（1）
前端/CSS（1）
Oracle（1）
Linux命令（1）

他的归档

2023年09月（2）

热门文章

1
Photoshop 打造超酷的抽象风格光影海报效果
2
iterator、for遍历集合的优缺点
3
verilog入门经验（五）-- 并转串
4
Common motion planning algorithms 常用机器人运动规划算法 1.Configuration space search2.Probabilistic Roadmap method3.Rapidly exploring Random Tree4.Artificial Potential Field method
5
CSS在移动端隐藏滚动条/自定义滚动条（scrollbar的各种属性）
6
Oracle dataguard之主备库切换（switchover）
7
tar打包 压缩