verilog实现状态机背景问题:计数状态机的实现Verilog实现此状态机1. 代码如下2. 代码的说明3. 代码的仿真背景在学习spinalHDL的时候对他的状态机的实现有很多不懂的地方,特地使用了verilog编写了一个相同的状态机来学习其中的时序。问题:计数状态机的实现状态转移图如下图所示stateA:直接跳转到stateB,同时赋值cnt = 2stateB:判断cnt的值是否为6,若是则跳转到stateC,没有则继续执行stateB,同时cnt <= cnt + 1’b
FPGA
2023-05-23
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