verilog 四舍五入_IEEE 754 round-to-nearest-even Verilog代码

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我是靠谱客的博主朴素大碗，这篇文章主要介绍verilog 四舍五入_IEEE 754 round-to-nearest-even Verilog代码，现在分享给大家，希望可以做个参考。

IEEE 754 round-to-nearest-even

IEEE 754浮点数标准里面，对于取整的规定：

"浮点数的舍入任何有效数上的运算结果，通常都存放在较长的暂存器中，当结果被放回浮点格式时，必须将多出来的位元丢弃。有多种方法可以用来执行舍入作业，实际上IEEE标准列出4种不同的方法：

舍入到最接近：会将结果舍入为最接近且可以表示的值。这是缺省的近似方法。

朝+∞方向舍入：会将结果朝正无限大的方向舍入。

朝-∞方向舍入：会将结果朝负无限大的方向舍入。

朝0方向舍入：会将结果朝0的方向舍入。"

IEEE 754标准不支持四舍五入模式，它的默认模式是最近舍入(Round to

Nearest)，它与四舍五入只有一点不同，对.5的舍入上，采用取偶数的方式，即round-to-nearest-even，如：

Round to nearest even：Round(0.5) = 0; Round(1.5) = 2; Round(2.5)

= 2;

四舍五入：Round(0.5) = 1; Round(1.5) = 2; Round(2.5) = 3;

Verilog除2^M四舍五入操作

按照round to nearest even方法，除2^M通过右移M实现，当移位的M位数：

1)<1/2，不进位；

2)>1/2，进位1；

3) =1/2，则移位剩下的数末位取偶。

N位数in除2^M得到out用下面代码：

out = (in[N-1:0] + {in[M],

{M-1{~in[M]}}})>>>M

Reference

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