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组合逻辑和时序逻辑，现在分享给大家，希望可以做个参考。
组合逻辑在任意时刻只和当前的输入有关，与前一状态的电路情况无关。
时序逻辑不仅和当前输入(可以理解为边沿信号)有关，还和上一状态有关。通过时钟信号的跳变沿来控制。
组合逻辑：always@（敏感信号）或者always@（*）多使用阻塞赋值语句“=”。
时序逻辑：always@（时钟边沿）最常见的时序逻辑为计数器。reg型信号都会被综合成寄存器，多使用使用非阻塞赋值“<=”。
最后
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