1. 首页
  2. 文章中心
  3. FPGA

[Verilog学习笔记] always@(*)语句是什么意思

186 阅读 0 评论
我是靠谱客的博主 风趣寒风，这篇文章主要介绍[Verilog学习笔记] always@(*)语句是什么意思，现在分享给大家，希望可以做个参考。

在Verilog中always@(*)语句的意思是always模块中的任何一个输入信号或电平发生变化时，该语句下方的模块将被执行。

1、always语句有两种触发方式。第一种是电平触发，例如always @(a or b or c)，a、b、c均为变量，当其中一个发生变化时，下方的语句将被执行。

2、第二种是沿触发，例如always @(posedge clk or negedge rstn)，即当时钟处在上升沿或下降沿时，语句被执行。

3、而对于always@(*)，意思是以上两种触发方式都包含在内，任意一种发生变化都会触发该语句。

最后

以上就是风趣寒风最近收集整理的关于[Verilog学习笔记] always@(*)语句是什么意思的全部内容，更多相关[Verilog学习笔记]内容请搜索靠谱客的其他文章。

本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
点赞(123)

相关文章

试用D触发器和4选1数据选择器74153设计一个双向4位移位寄存器, 具体要求见下表(A、B为控制端), 左移串行输入信号为L, 右移串行输入信号为R
试用D触发器和4选1数据选择器74153设计一个双向4位移位寄存器, 具体要求见下表(A、B为控制端), 左移串行输入信号为L, 右移串行输入信号为R
always @(*) 中‘*’所代表的意思结论实验
always @(*) 中‘*’所代表的意思结论实验
不点击按钮如何实现跳转——模拟操作trigger
不点击按钮如何实现跳转——模拟操作trigger
Verilog语法基础HDL Bits训练11：CountersCircuits:Sequential Logic:Counters
Verilog语法基础HDL Bits训练11：CountersCircuits:Sequential Logic:Counters
[Verilog学习笔记] always@(*)语句是什么意思
[Verilog学习笔记] always@(*)语句是什么意思
verilog中always@(*)和always不加@的区别
verilog中always@(*)和always不加@的区别
HDLbits答案更新系列7（3.2 Sequential Logic 3.2.1 Latches and Flip-Flops）前言3.2 Sequential logic结语HDLbits网站链接
HDLbits答案更新系列7（3.2 Sequential Logic 3.2.1 Latches and Flip-Flops）前言3.2 Sequential logic结语HDLbits网站链接
HDLbits答案更新系列8（3.2 Sequential Logic 3.2.2 Counters）前言3.2.2 Counters结语HDLbits网站链接
HDLbits答案更新系列8（3.2 Sequential Logic 3.2.2 Counters）前言3.2.2 Counters结语HDLbits网站链接

评论列表共有 0 条评论

立即
投稿
返回
顶部